記者黃仁杰／編譯
華為日前高調發表「Tau Scaling（τ尺度定律）」新技術路線，宣稱有望在不依賴EUV微影設備的情況下，實現接近台積電與英特爾14A（1.4奈米）製程等級的電晶體密度，引發半導體圈高度關注。不過知名半導體分析師Ian Cutress近日公開潑冷水，直言華為的說法「比較的是蘋果和橘子」，把不同維度的晶片指標混在一起談。
Ian Cutress在節目《TechTechPotato》中指出，華為提出Tau Scaling的背景，很大程度與美國制裁有關。由於無法取得荷蘭ASML的EUV與High-NA EUV微影設備，也難以透過台積電、三星或英特爾代工最先進製程，華為被迫尋找不同的技術突破口。
他認為，Tau Scaling 並不是單純縮小電晶體尺寸，而是從整體系統效能切入，希望透過晶片堆疊、封裝與互連架構提升整體性能，把焦點從「單位面積塞進多少電晶體」轉向「整體運算效率能提升多少」。
Ian Cutress表示，這樣的思路本身並不新，也不是壞事。事實上，包含AMD與英特爾多年前就在研究類似技術，例如晶片堆疊（3D stacking）、混合鍵合（Hybrid Bonding）以及多晶粒封裝技術。
「AI履歷健檢」看見自己優勢：https://campaign.1111.com.tw/resume-review/
更多科技工作請上科技專區：https://techplus.1111.com.tw/
像AMD推出的3D V-Cache，以及英特爾的EMIB，都屬於類似方向。
他認為，真正值得注意的不是華為提出Tau Scaling，而是華為聲稱能做到「低於2微米間距」的hybrid bonding，以及logic-on-logic堆疊量產能力。如果這部分屬實，技術意義確實相當大。
不過爭議最大的是，華為把這項技術與1.4nm製程的電晶體密度直接相比。
Ian Cutress指出，半導體產業談「density（密度）」時，通常指的是晶片平面上的單位面積電晶體數量，也就是 transistor per square millimeter；但華為的Tau Scaling，某種程度上是透過上下堆疊增加總體容量，比較像把晶片從2D變成3D結構。
他舉例，如果原本是一棟平房有3個房間，再往上加蓋一層變6個房間，從都市規劃角度看密度確實增加了；但從建築占地來看，占地面積其實沒變。華為現在採用的比較方式，比較接近前者，而業界長期使用的是後者，因此容易造成誤解。
除了技術路線本身，Ian Cutress還點名華為發表Tau Scaling的論文寫法也讓他感到疑惑。
他表示，自己閱讀論文前言時，發現大量短句與特殊語言結構，看起來「很像AI寫的」，雖然不排除是翻譯因素，但整體措辭與學術論文常見寫法差異不小。
儘管提出不少質疑，Ian Cutress並未全盤否定華為技術方向。他認為，logic bonding、logic stacking 本來就是半導體產業發展多年的方向，華為只是因為受制裁影響，必須更早把這條路推向實際產品化。
但他也強調，從實驗室做出成果，與真正能大規模量產，仍是兩件完全不同的事。
來源：wccftech
—
本篇文章授權來源：科技島
